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MD657B都是款飛速1倆數模轉變成器（DAC），集就成為了48:12（12路4:1）導入多路重復使用器。片上DAC可能在高于6.0gsps的抽樣率下作業。DAC的模仿所在可在普通 穩定機制英文（用到第1 奈奎斯特波長）或清零機制英文（用到第1 、2和第四奈奎斯特波長）區間內會的選擇。差總成績篇幅據導入端口與LVPECL、LVDS和CML兼容。在48對差總成績據導入被多路重復使用到4倍的時速后，1倆飛速統計數值位被鎖存并項目編碼以驅動器DAC所在級。互替所在可與50瓦所在后邊數值終端。提拱除于4的掛鐘所在和抽樣相位會的選擇（SEL1和SEL2），以簡易化比較于導入統計數值的抽樣相位的分散對齊。還提拱了除于8的掛鐘所在。而在必須 云同步另一個MD657B所在的平臺應用領域程序流程圖，提拱了解鎖能力。

首要優缺點·DAC所有錄入位的4:1復接百分率·12位辯認率DAC將高達>6.0 Gsps傳送速度·DAC模擬系統內容輸出制式可在日常保持良好（NH）模試或回零（RZ）模試之間確定·帶50瓦背影終中端互替所在·給予互補原理的剩以4和剩以8的石英鐘傳輸使用在數據信息關聯·2.75W工作頻率·可變性400~800mvpp單端輸出精度擺幅·4個差分復制粘貼大數據和重設對內的集成電路芯片上100歐姆電子設備·非常低廷遲：從數據源監測點現在開始運算5-7個鬧鐘定期或很少·低好相位嘈音·LQFP包，帶露外墊